TSMC Menyasarkan Pengeluaran High-NA EUV pada 2030, Mengutamakan Kematangan Teknologi dan Kos Lebih Rendah

Permulaan pada 2030, diikuti peralihan kepada topeng yang lebih besar

TSMC merancang untuk mula menggunakan teknologi litografi High-NA EUV ASML dalam pengeluaran besar-besaran cip canggih pada 2030, dengan memilih untuk menunggu sehingga teknologi itu lebih bersedia untuk pengeluaran dan kosnya lebih sesuai, meskipun Intel sudah meraih pengalaman menggunakan peralatan tersebut. Pengerusi dan Ketua Pegawai Eksekutif C.C. Wei berkata, permulaan yang lebih lewat itu tidak akan meletakkan pengeluar cip Taiwan itu pada kedudukan yang kurang kompetitif.

Jadual itu mempunyai dua peringkat. Pada mulanya, TSMC akan menggunakan topeng fotolitografi 6 inci sedia ada, yang memuatkan corak litar untuk dipindahkan ke wafer silikon. Inisiatif bersama industri dengan ASML menyasarkan barisan perintis bagi topeng 12 inci yang lebih besar menjelang 2031, diikuti sistem litografi yang bersedia menyokong pengeluaran cip canggih menjelang 2033.

ASML dan TSMC menggariskan pencapaian itu dalam pengumuman teknologi bersama mereka pada 8 September 2026. Syarikat-syarikat itu berkata inisiatif berkenaan dibentuk sehari sebelumnya, menjelang persidangan SPIE BACUS di Monterey, California. Matlamat yang dinyatakan ialah meningkatkan produktiviti kilang, mengurangkan kos pembuatan cip dan mengurangkan kekangan ketika mencetak corak litar yang besar.

Wei mengesahkan semula rancangan penggunaan pada 2030 itu ketika perbincangan pelabur suku ketiga TSMC. Pendiriannya mengaitkan pembelian dan penggunaan peralatan baharu yang berkuasa dengan tuntutan praktikal untuk menghasilkan cip secara konsisten dan pada harga yang mampu ditanggung pelanggan.

Mengapa TSMC menunggu sehingga teknologi bersedia untuk pengeluaran

Wei menyatakan tiga syarat untuk membawa peralatan baharu ke pengeluaran besar-besaran: keupayaan teknikal, kos yang munasabah dan kematangan. Beliau memberikan penekanan terbesar kepada kematangan, yang bermaksud peralatan dan proses pembuatan sokongannya mesti bersedia untuk digunakan dengan andal pada skala pengeluaran besar.

TSMC menjangkakan High-NA EUV akan memenuhi syarat-syarat itu dengan lebih baik menjelang 2030. Syarikat itu sedang meningkatkan kecekapan pengeluaran dan bekerjasama rapat dengan ASML sambil terus membangunkan proses canggih menggunakan teknologi litografi sedia ada.

Mesin pendedahan High-NA dikatakan berharga kira-kira US$400 juta setiap satu. Pada harga itu, keputusan perniagaan bukan sekadar bergantung pada sekecil mana corak yang boleh dicetak oleh peralatan tersebut. TSMC juga perlu mempertimbangkan jumlah wafer yang boleh diproses, tahap konsistensi operasinya dan jumlah cip yang boleh digunakan daripada pengeluaran.

Bagi pelanggan, cip yang boleh digunakan lebih penting berbanding langkah pendedahan yang berjaya diselesaikan. Mesin yang lebih mahal masih boleh menjimatkan kos jika dapat menghapuskan langkah pembuatan lain atau meningkatkan hasil pengeluaran. Jadual Wei berasaskan jangkaan bahawa gabungan keperluan teknikal dan kewangan akan sesuai dengan keperluan pengeluaran TSMC menjelang 2030.

Perubahan High-NA di dalam kilang cip

Litografi menggunakan cahaya untuk memindahkan corak litar ke atas wafer silikon bersalut. Pengeluar cip mengulangi langkah ini dan langkah pembuatan lain untuk membina banyak lapisan yang membolehkan pemproses berfungsi. EUV ialah singkatan bagi ultraungu ekstrem, iaitu jenis cahaya yang digunakan untuk menghasilkan corak yang sangat halus.

High-NA meningkatkan sistem optik. Apertur berangka, atau NA, menggambarkan keupayaan sistem mengumpul cahaya dan membezakan butiran halus. Sistem EUV semasa mempunyai NA 0.33; High-NA meningkatkannya kepada 0.55.

Resolusi minimum yang dinyatakan meningkat daripada kira-kira 13 nanometer kepada 8 nanometer dalam satu pendedahan. Berdasarkan kedua-dua angka itu, ini bersamaan pengurangan kira-kira 38% pada dimensi terkecil yang dapat dihasilkan dengan jelas. Bagi sesetengah corak, resolusi lebih halus itu boleh menggantikan dua atau lebih pendedahan dengan satu pendedahan, sekali gus mengurangkan langkah pembuatan, masa pengeluaran dan risiko kecacatan.

Perubahan optik itu turut mewujudkan kekangan: dengan topeng sedia ada, High-NA mendedahkan kawasan kira-kira separuh saiz medan pendedahan EUV konvensional. Oleh itu, corak cip besar mungkin memerlukan beberapa pendedahan berasingan yang dicantumkan melalui proses yang dipanggil penyambungan corak. Ini menjadikan saiz topeng bahagian penting dalam peralihan tersebut, khususnya bagi pemproses besar yang digunakan dalam kecerdasan buatan.

Mengapa topeng fotolitografi yang lebih besar penting

TSMC dan ASML merancang untuk beralih daripada format topeng semasa, kira-kira 6 kali 6 inci, kepada format lebih besar yang disebut sebagai topeng 12 inci, kira-kira 6 kali 12 inci. Ukuran ini merujuk kepada topeng bercorak yang digunakan oleh peralatan litografi. Wafer silikon ialah cakera berasingan yang digunakan untuk membuat cip.

Syarikat-syarikat itu menjangkakan topeng yang lebih besar akan meningkatkan produktiviti pengimbas, mengurangkan kos pembuatan cip dan menghapuskan kekangan penyambungan corak. Pengimbas ialah mesin litografi yang memancarkan corak topeng ke atas wafer. Produktivitinya mempengaruhi jumlah kerja pembuatan yang boleh disiapkan kilang menggunakan peralatan mahal.

Presiden dan Ketua Pegawai Eksekutif ASML, Christophe Fouquet, menjelaskan urutan yang dirancang dalam pengumuman bersama itu:

Kami menjangkakan penggunaan High-NA EUV akan meningkat secara berperingkat seiring perkembangan teknologi pengecilan peranti, bermula dengan topeng 6 inci semasa dan kemudian disokong pula oleh topeng 12 inci, yang membolehkan produktiviti pengimbas lebih tinggi dan membantu industri memenuhi permintaan terhadap cip yang lebih kecil, lebih pantas dan lebih cekap tenaga.

Peralihan itu memerlukan usaha yang melangkaui pengimbas itu sendiri. Pengeluaran topeng, peralatan penulisan, peralatan pengendalian dan perisian reka bentuk perlu menyokong format yang lebih besar. Rancangan pengeluaran awal TSMC pada 2030 menggunakan saiz topeng sedia ada, manakala format lebih besar akan menyusul apabila sistem sokongan siap.

Pencapaian hingga 2033

Jadual TSMC memisahkan penggunaan pertama High-NA dalam pengeluaran besar-besaran daripada pengenalan topeng yang lebih besar kemudian. Pengumuman bersama itu menetapkan tiga sasaran pembuatan, manakala pelan hala tuju proses syarikat menyenaraikan beberapa generasi cip sebelum pencapaian tersebut.

• 2025: Proses N2 TSMC memasuki pengeluaran besar-besaran pada suku keempat.
• 2027: A14 dijangka memulakan pengeluaran percubaan.
• 2028: A14 dijadualkan memasuki pengeluaran besar-besaran.
• 2029: A13 dan A12 dijangka mencapai pengeluaran besar-besaran menggunakan teknologi EUV sedia ada.
• 2030: TSMC berhasrat memulakan pengeluaran besar-besaran High-NA EUV bagi nod canggih menggunakan topeng 6 inci semasa.
• 2031: Inisiatif ASML dan TSMC menyasarkan barisan perintis untuk topeng fotolitografi 12 inci.
• 2033: Inisiatif itu menyasarkan kesiapsiagaan sistem litografi untuk pengeluaran cip canggih menggunakan topeng lebih besar.

Pengumuman September itu menyatakan tarikh 2031 dan 2033 sebagai sasaran. Barisan perintis membolehkan syarikat membangunkan dan memperhalus pendekatan pembuatan sebelum pengeluaran diperluas. Kesiapsiagaan penuh sistem memerlukan peralatan dan proses sokongan berfungsi bersama.

TSMC belum mendedahkan nod proses pertama yang akan menggunakan High-NA pada 2030, jumlah mesin yang dirancang untuk digunakan atau jangkaan penjimatan kos. A10 dan A11 menjadi subjek spekulasi sebagai calon yang mungkin, manakala pembangunan A10 pernah disebut dalam organisasi penyelidikan TSMC. Pengumuman rasmi syarikat mengenai penggunaan teknologi itu tidak menamakan nod pertama.

Intel dan Samsung bergerak lebih awal

Intel memasang sistem High-NA EUV komersial pertamanya di Oregon pada 2024 dan kemudian mula menggunakan teknologi itu pada lapisan pengeluaran terpilih. Intel dan ASML menyatakan penggunaannya termasuk Intel 18A dan beberapa pemproses Panther Lake yang dijual di bawah nama Core Ultra Series 3.

Menjelang September 2026, Intel dan ASML berkata lebih daripada 1 juta wafer telah diproses menggunakan peralatan High-NA. Jumlah itu merangkumi pengesahan peralatan, ujian, penyelidikan dan sebahagian pengeluaran lapisan produk tertentu. Intel berkata lapisan terpilih 18A yang dibuat dengan High-NA mencapai prestasi setara atau lebih baik berbanding penggunaan EUV 0.33 NA sedia ada.

Samsung turut mengumumkan rancangan untuk memperkenalkan High-NA EUV dalam pengeluaran besar-besaran DRAM menjelang 2028. DRAM ialah memori yang menyimpan maklumat buat sementara waktu ketika komputer atau peranti lain beroperasi. Samsung menjangkakan litografi yang lebih halus akan memudahkan sebahagian proses pembuatan memori dan meningkatkan kecekapan.

Oleh itu, syarikat-syarikat itu mengikuti jadual pengeluaran dan aplikasi yang berbeza. Intel sedang membina pengalaman operasi pada lapisan cip logik terpilih, Samsung menyasarkan memori, manakala TSMC meneruskan strategi peralatan semasanya sebelum memulakan pengeluaran High-NA pada 2030. Ketiga-tiganya dikenal pasti menyokong peralihan kepada topeng yang lebih besar.

Permintaan terhadap A14 meningkat sebelum High-NA tiba

Rancangan proses TSMC dalam tempoh terdekat bergerak mengikut jadual yang berasingan. Wei berkata syarikat itu sedang berbincang dengan lebih ramai pelanggan mengenai A14 berbanding N2 dan menjangkakan A14 akan menjadi nod yang lebih besar. Nod ialah generasi teknologi pembuatan dengan peraturan reka bentuk, ciri prestasi dan proses pengeluarannya sendiri.

Permulaan pengeluaran A14 yang dirancang pada 2028 ialah dua tahun sebelum sasaran pengenalan High-NA oleh TSMC. A13, yang disifatkan sebagai penambahbaikan A14, dijangka menawarkan ketumpatan transistor kira-kira 6% lebih tinggi. A12 pula membawa teknologi bekalan kuasa belakang Super Power Rail TSMC ke platform A14.

Bekalan kuasa belakang menyalurkan elektrik melalui bahagian belakang cip, sekali gus membebaskan ruang di bahagian lain untuk sambungan isyarat. Wei berkata penggunaannya bergantung pada keperluan setiap produk: sesetengah pemecut AI mungkin menggunakannya, manakala produk telefon pintar mungkin tidak.

Wei turut berkata TSMC sedang bersedia untuk meningkatkan pengeluaran cip telefon pintar kecil dan pemecut AI yang jauh lebih besar pada masa yang sama. Beliau menyifatkan keluk pembelajaran pembuatan sebagai munasabah dan berkata pelanggan berpuas hati. Bagi pelanggan, pilihan terdekat ialah proses dan ciri yang sesuai untuk produk mereka, dengan High-NA akan menyertai rangkaian alat pembuatan itu kemudian.

Pembungkusan berkembang seiring litar yang lebih halus

TSMC juga sedang membangunkan pakej canggih yang lebih besar untuk menghubungkan berbilang cip dan komponen memori. Wei berkata syarikat itu mampu mengeluarkan produk secara besar-besaran pada lima kali saiz retikel dengan hasil pengeluaran yang tinggi, dan sedang membangunkan pakej bersaiz sembilan kali ganda serta akhirnya 14 kali ganda saiz retikel.

Retikel ialah topeng yang memuatkan corak litar. Dalam perbincangan pembungkusan, gandaan saiz retikel menggambarkan skala pakej yang dipasang berbanding medan litografi standard. Pembungkusan menghubungkan komponen menjadi satu sistem yang berfungsi, manakala litografi menghasilkan corak semasa pembuatan cip.

Wei berkata CoWoS kekal sebagai pilihan pembungkusan utama pelanggan. TSMC turut membangunkan CoPoS, pendekatan pembungkusan yang menggunakan panel, untuk mengurangkan kos pada masa depan. Pakej yang lebih besar penting untuk sistem AI kerana ia membolehkan cip pemprosesan dan memori disambungkan rapat dalam satu pemasangan.

Pengumuman rasmi High-NA mengaitkan permintaan masa depan terhadap peralatan itu dengan seni bina transistor yang semakin kompleks untuk aplikasi AI. TSMC menjangkakan bilangan lapisan yang memerlukan High-NA EUV akan meningkat seiring kemajuan generasi prosesnya. Oleh itu, rancangan syarikat menggabungkan pembuatan cip yang lebih halus dengan pembungkusan yang lebih besar dan lebih berkeupayaan.

Kapasiti dan perbelanjaan mengikut keperluan pelanggan

Perancangan kapasiti TSMC mengambil kira pelanggan yang mereka bentuk cip serta syarikat yang mengendalikan kilang sendiri. Wei berkata syarikat itu melayan kedua-dua kumpulan secara sama rata dan mengambil kira kapasiti pembuatan dalaman pelanggan ketika menentukan jumlah sokongan pengeluaran yang perlu disediakan.

Wei juga berkata TSMC secara amnya melarang pelanggan menjual semula atau melelong peruntukan kapasiti mereka. Aturan luar biasa yang melibatkan pelesenan topeng hanya merangkumi jumlah wafer yang sangat kecil. Dasar itu memberikan TSMC peranan lebih langsung dalam menentukan cara kapasiti pembuatannya menyokong produk pelanggan.

Ketua pegawai kewangan Wendell Huang berkata perbelanjaan modal bagi tempoh 2026 hingga 2028 dijangka jauh lebih tinggi berbanding tiga tahun sebelumnya, meskipun angka terperinci bagi 2027 dan seterusnya masih terlalu awal untuk diberikan. Beliau berkata kos peralatan, bahan dan buruh semakin meningkat, dengan permintaan pelanggan jangka panjang kekal sebagai pemacu utama pelaburan.

TSMC turut menjangkakan peluasan kilang di luar negara akan mengurangkan margin kasar sebanyak 3 hingga 4 mata peratusan pada bahagian akhir tempoh perancangan lima tahunnya. Tekanan perbelanjaan itu membantu menjelaskan mengapa kecekapan pengeluaran menjadi pertimbangan utama dalam keputusan High-NA. Mesin berharga kira-kira US$400 juta perlu sesuai dengan rancangan lebih besar berhubung hasil kilang, permintaan pelanggan dan keuntungan.

Wei menjelaskan tujuan kerjasama itu dalam pengumuman bersama:

Kami sentiasa percaya bahawa apabila industri bekerjasama untuk menyelesaikan masalah yang kompleks, kami membuka kemungkinan yang tidak dapat dicapai oleh mana-mana syarikat secara bersendirian,

Komitmen TSMC ialah memulakan pengeluaran High-NA pada 2030, kemudian meraih produktiviti tambahan daripada topeng lebih besar apabila industri menyiapkan peringkat pembangunan seterusnya. Pelanggan akan melihat hasilnya melalui proses pembuatan, kapasiti yang tersedia dan kos yang dikenakan pada cip mereka pada masa depan.

Perkara Utama

• TSMC berhasrat memulakan pengeluaran besar-besaran High-NA EUV bagi nod canggih pada 2030.
• Wei berkata kematangan teknikal dan kos yang munasabah menentukan masa penggunaan, dan menjangkakan penggunaan yang lebih lewat tidak akan menjejaskan daya saing.
• Pengeluaran awal akan menggunakan topeng 6 inci sedia ada.
• TSMC dan ASML menyasarkan barisan perintis topeng lebih besar menjelang 2031 dan kesiapsiagaan sistem pengeluaran sokongan menjelang 2033.
• Intel telah menggunakan High-NA pada lapisan pengeluaran terpilih; Samsung menyasarkan pengeluaran DRAM menjelang 2028.
• A14 dijadualkan memasuki pengeluaran besar-besaran pada 2028, sebelum pengenalan High-NA oleh TSMC.
• TSMC belum menamakan nod proses High-NA pertama atau mendedahkan jumlah peralatan dan anggaran penjimatan.