TSMC Perluas Pembungkusan Termaju Ketika Permintaan Cip AI Mengatasi Kapasiti

Pakej AI lebih besar, kapasiti lebih terhad

TSMC sedang mengembangkan teknologi yang menghubungkan pemproses AI dengan memori, dengan rancangan membangunkan platform pembungkusan yang mampu mengintegrasikan 20 komponen memori jalur lebar tinggi pada 2028 dan versi yang menyokong 24 komponen pada 2029. Sasaran itu menunjukkan bahawa persaingan untuk menghasilkan perkakasan kecerdasan buatan yang lebih pantas kini bergantung pada pemasangan sistem yang lebih besar dan kompleks, di samping penghasilan transistor yang lebih kecil.

Pada Simposium Teknologi Taiwan 2026 di Hsinchu pada 14 Mei, naib presiden pembangunan perniagaan TSMC, Yuan Li-pen, mengumumkan pengeluaran besar-besaran pada 2026 bagi platform Chip on Wafer on Substrate bersaiz 5.5 retikel, yang dikenali sebagai CoWoS. Katanya, hasil pengeluaran teknologi itu melebihi 98%. Saiz retikel merujuk kepada keluasan yang diliputi oleh medan pendedahan litografi, sekali gus memberi industri cara untuk menerangkan skala pakej yang semakin besar ini.

Pengembangan itu menyusuli amaran pengerusi dan ketua pegawai eksekutif C.C. Wei semasa panggilan keputusan kewangan pada 16 April bahawa kapasiti pembungkusan termaju masih sangat terhad. TSMC menjangkakan belanjawan modal 2026 menghampiri had atas julat AS$52 bilion hingga AS$56 bilion, walaupun perbelanjaan itu turut meliputi fabrikasi cip dan pelaburan lain, selain pembungkusan.

Perkembangan ini mendedahkan kekangan yang tidak dapat diatasi hanya dengan membina lebih banyak kilang wafer. Nvidia dan AMD memerlukan kedua-dua cip pemproses yang berfungsi dan kapasiti mencukupi untuk menghubungkan cip itu kepada memori. Cip ialah kepingan silikon individu yang mengandungi litar sesebuah cip. Tanpa pakej yang sesuai, cip termaju sekalipun tidak dapat menjadi pemecut AI siap.

Masalah kapasiti ini turut merentasi sempadan. Cip yang difabrikasi di kilang TSMC di Arizona masih dihantar ke Taiwan untuk dibungkus, menurut laporan mengenai rangkaian pengeluarannya. Dua kemudahan pembungkusan yang dirancang di Arizona boleh memendekkan perjalanan itu, namun tarikh siapnya belum diumumkan.

Mengapa pakej kini menentukan prestasi

Selama beberapa dekad, kemajuan semikonduktor tertumpu pada usaha memasukkan lebih banyak transistor ke dalam satu cip. Gordon Moore, pengasas bersama Intel, memerhatikan bahawa bilangan transistor cenderung berganda kira-kira setiap dua tahun. Transistor yang lebih kecil membantu pengeluar meningkatkan prestasi pengkomputeran dan kecekapan tenaga, tetapi mengekalkan kadar kemajuan itu semakin sukar dan mahal.

AMD dan Intel mula bertindak balas sebelum ledakan AI semasa dengan membahagikan pemproses besar kepada beberapa cip. Fungsi berbeza boleh menggunakan proses pembuatan yang berbeza, sekali gus mengehadkan penggunaan teknologi termaju yang mahal kepada litar yang paling mendapat manfaat daripadanya. Cip yang lebih kecil juga boleh meningkatkan ekonomi pengeluaran kerana kecacatan tidak semestinya merosakkan sekeping silikon yang sangat besar.

Bagi pemecut AI, matlamat segera selalunya prestasi, bukannya sekadar mengurangkan kos pembuatan. Litar pengkomputeran berkuasa memerlukan bekalan data berterusan. Memori jalur lebar tinggi, atau HBM, menggunakan cip memori bertindan dan banyak sambungan untuk menghantar data dengan pantas. Meletakkannya dekat dengan pemproses membantu mengelakkan sumber pengkomputeran daripada terbiar sementara menunggu maklumat.

Paul Rousseau, ketua penyelesaian pembungkusan TSMC Amerika Utara, menerangkan cara CoWoS menangani masalah itu:

Anda memang tidak dapat memuatkan memori yang mencukupi di dalam cip pengkomputeran untuk menggunakannya sepenuhnya. Jadi, dengan memperkenalkan CoWoS, kami dapat meletakkan memori HBM betul-betul di sebelah komponen pengkomputeran dengan cara yang sangat cekap,

CoWoS digambarkan sebagai pembungkusan 2.5D kerana komponen pemproses dan memori diletakkan bersebelahan pada struktur pendawaian tambahan, bukannya disambungkan hanya melalui papan litar konvensional. Struktur yang dipanggil interposer itu menyokong sambungan berketumpatan tinggi antara komponen. Oleh itu, pembungkusan menjadi sebahagian daripada reka bentuk pemproses, bukan sekadar cangkerang pelindung yang ditambah selepas pembuatan.

Nvidia dan AMD memerlukan gabungan yang berbeza

TSMC memperkenalkan teknik pembungkusan 2.5D pada 2012 dan sejak itu membangunkan beberapa generasi baharu. GPU Blackwell Nvidia menggunakan CoWoS-L, generasi terkininya yang dibincangkan dalam laporan. Nvidia dilaporkan telah menempah sebahagian besar kapasiti CoWoS terkemuka TSMC, menjadikan akses kepada teknologi khusus itu suatu kebimbangan bagi pelanggan lain.

Peralihan daripada H100 Nvidia kepada Blackwell menunjukkan kepentingan pembungkusan walaupun tanpa perubahan ketara pada nod pembuatan. H100 menggunakan proses 4 nanometer TSMC dan CoWoS dengan HBM yang dibekalkan oleh SK Hynix. Blackwell menggunakan proses N4P dan memori HBM3e, menggabungkan perubahan pada reka bentuk cip, memori dan integrasi, bukannya bergantung pada pengecilan transistor semata-mata.

MI300 AMD menggunakan pendekatan lain. Ia menggunakan teknologi 5 nanometer dan 6 nanometer TSMC, dengan System on Integrated Chips, atau SoIC, untuk integrasi menegak sebelum CoWoS menghubungkan pemasangan itu dengan HBM. Ini menambah satu lagi peringkat pembungkusan termaju dalam urutan pembuatan.

Perbezaan ini penting ketika menilai kekurangan. CoWoS dan SoIC menjalankan fungsi yang berbeza, dan peluasan kapasiti salah satunya tidak secara automatik menghapuskan kekangan pada yang satu lagi. Pelanggan juga memerlukan generasi dan saiz pakej yang sesuai, bukan sekadar akses kepada kapasiti pembungkusan tanpa perbezaan.

Permintaan bukan sahaja melibatkan pesanan cip, tetapi juga pemasangan sistem pengkomputeran sebenar. Kluster superkomputer Taiwan yang dirancang Foxconn, yang diumumkan bersama Nvidia, melibatkan pelaburan AS$1.4 bilion dan sasaran memulakan operasi pada separuh pertama 2026. Penggunaan Blackwell GB300 yang dirancang itu menggambarkan bagaimana bekalan pemecut mempengaruhi jadual infrastruktur lebih besar, walaupun pengumuman itu sendiri tidak mengesahkan sama ada kemudahan berkenaan sudah beroperasi.

Pengembangan pesat belum menghapuskan kekurangan

Rousseau menyatakan pertumbuhan kapasiti CoWoS pada kadar tahunan terkompaun 80%. Pada simposium Mei, naib presiden operasi dan kejuruteraan teknologi termaju TSMC, B.Z. Tien, mengunjurkan pertumbuhan kapasiti tahunan melebihi 80% bagi CoWoS dan SoIC sehingga 2027. Angka ini menggambarkan kadar pengembangan, bukannya bukti bahawa permintaan telah dipenuhi sepenuhnya.

Anggaran terdahulu menunjukkan skala peningkatan itu. Kapasiti bulanan CoWoS dianggarkan sebanyak 15,000 unit pada 2023, dengan ramalan meningkat kepada 45,000 hingga 50,000 menjelang akhir 2024. Ini bersamaan tiga hingga kira-kira 3.3 kali ganda paras 2023. Laporan yang sama mengunjurkan kira-kira 50,000 unit menjelang akhir 2025.

Bagi SoIC, anggaran meningkat daripada 2,000 unit sebulan pada akhir 2023 kepada unjuran 5,000 hingga 6,000 pada akhir 2024, diikuti 10,000 pada akhir 2025. Angka ini ialah ramalan terdahulu, bukannya jumlah pengeluaran yang disahkan, dan jumlah unit itu tidak sepatutnya dianggap sebagai ukuran langsung penghantaran pemecut siap.

Laporan pada tempoh terdahulu itu menyatakan Nvidia dan AMD telah menempah kapasiti CoWoS dan SoIC sehingga 2024 dan 2025. Bukti terkini yang lebih kukuh tentang tekanan berterusan ialah kenyataan Wei pada April 2026 bahawa kapasiti pembungkusan termaju masih terhad walaupun telah dikembangkan.

TSMC telah menukar kemudahan wafer lama untuk kegunaan pembungkusan dan sedang meningkatkan operasi di dua kemudahan pembungkusan baharu di Taiwan. Laporan tahunan 2025 syarikat itu memperuntukkan pelaburan lanjut dalam kemudahan pembungkusan termaju di beberapa lokasi di Taiwan dalam beberapa tahun akan datang. Laporan itu menyenaraikan CoWoS, InFO, SoIC dan Compact Universal Photonic Engine, atau COUPE, sebagai antara teknologi integrasi yang sedang dibangunkan.

Taiwan kekal sebagai pusat laluan pembuatan

Pengembangan kilang wafer TSMC di luar negara masih belum menyediakan rangkaian pembuatan tempatan yang lengkap untuk cip AI termaju. Laporan mengenai rangkaian pembungkusan syarikat itu menyatakan cip yang dibuat di Arizona masih dihantar ke Taiwan untuk peringkat tersebut. Kilang pembungkusan yang dirancang di Arizona akan melengkapkan keupayaan yang belum ada, bukannya menggandakan perkhidmatan tempatan yang sudah tersedia.

Jan Vardaman, penyelidik pembungkusan di TechSearch International, berkata pembungkusan berhampiran kilang wafer di Arizona akan memendekkan masa pemprosesan dengan mengelakkan penghantaran berulang-alik antara Asia dan Amerika Syarikat. TSMC belum mengumumkan bila kemudahan pembungkusan itu akan siap, maka manfaatnya belum boleh dikaitkan dengan tarikh mula yang pasti.

Jadual peluasan kilang wafer lebih khusus. Dalam transkrip keputusan kewangan April, TSMC berkata kilang fabrikasi 3 nanometer baharu di Tainan akan memulakan pengeluaran volum tinggi pada separuh pertama 2027. Kilang kedua di Arizona dijadualkan pada separuh kedua 2027, manakala kilang kedua di Jepun pada 2028.

TSMC juga sedang menukar peralatan 5 nanometer di Tainan untuk menyokong pengeluaran 3 nanometer dan mengurus kapasiti fleksibel bagi proses N7, N5 dan N3. Langkah itu meningkatkan pengeluaran wafer, namun perkakasan AI siap masih memerlukan bekalan pembungkusan dan memori yang sepadan. Oleh itu, pengembangan setiap peringkat mengikut jadual yang serasi penting untuk menghasilkan produk yang boleh digunakan.

Pakej lebih besar membawa cabaran kejuruteraan lebih rumit

Platform CoWoS seterusnya menyasarkan sambungan antara lebih banyak silikon pengkomputeran dan memori dalam satu pemasangan. Yuan berkata platform 2028 akan mencapai saiz 14 retikel dan mengintegrasikan 20 komponen HBM, manakala versi yang menyokong 24 komponen dirancang untuk 2029. Ini ialah sasaran pembangunan, bukannya kapasiti yang sudah tersedia kepada pelanggan.

Hasil pengeluaran ialah ukuran penting kerana ia menunjukkan bahagian pengeluaran yang memenuhi piawaian yang ditetapkan. Angka lebih 98% yang dilaporkan Yuan merujuk kepada teknologi CoWoS TSMC bersaiz 5.5 retikel. Laporan turut meletakkan hasil EMIB-T Intel pada kira-kira 90% dan hasil proses 2 nanometer Samsung di pertengahan lingkungan 50%. Angka ini tidak boleh digunakan untuk perbandingan langsung yang sah: ia melibatkan teknologi berbeza, manakala angka Samsung merujuk kepada fabrikasi transistor, bukannya pembungkusan.

Wei mengenal pasti tekanan mekanikal, herotan dan had terma sebagai cabaran bagi pakej yang lebih besar. Herotan bermaksud pemasangan membengkok dan menyimpang daripada bentuk yang dikehendaki, sekali gus berpotensi menyukarkan sambungan tepat untuk dikekalkan. Had terma pula merujuk kepada jumlah haba yang boleh dijana dan disingkirkan oleh sistem semasa beroperasi dengan andal.

TSMC juga sedang membangunkan Chip on Panel on Substrate, atau CoPoS. Wei berkata syarikat itu telah membina barisan perintis dan menjangkakan pengeluaran akan bermula beberapa tahun kemudian. Beliau menjelaskan bahawa pakej CoWoS besar masih menjadi pendekatan bekalan utama ketika panggilan pada April itu. Barisan perintis membolehkan syarikat menguji kaedah pembuatan sebelum melaksanakannya dalam pengeluaran komersial yang lebih meluas.

Penindanan menawarkan satu lagi laluan, dengan peringatan tentang tempoh

Integrasi menegak membawa idea itu lebih jauh dengan meletakkan cip di atas satu sama lain. TSMC menamakan teknologinya SoIC, manakala pendekatan Intel yang dibincangkan ialah Foveros Direct. Sambungan yang lebih pendek membolehkan komponen yang saling berkaitan beroperasi dengan lebih menyerupai satu cip, namun penindanan juga menjadikan pengurusan haba dan pemasangan lebih mencabar.

Laporan berbeza tentang tempoh kemunculan produk SoIC. Rousseau menyifatkan produk yang menggunakan teknologi itu berkemungkinan hanya muncul beberapa tahun lagi, manakala laporan terdahulu mengenai MI300 AMD mengenal pasti SoIC sebagai sebahagian daripada proses pembuatannya. Oleh itu, kenyataan yang lebih umum itu tidak sepatutnya dianggap sebagai tarikh penggunaan komersial pertama SoIC. Ia mungkin merujuk kepada aplikasi akan datang, tetapi skopnya tidak dinyatakan.

Pengeluar memori Samsung, SK Hynix dan Micron sudah menggunakan penindanan menegak dalam pembuatan HBM masing-masing. Ini berbeza daripada penindanan cip pengkomputeran, walaupun kedua-duanya bergantung pada pemasangan termaju dan sambungan yang tepat.

Satu lagi perkembangan ialah ikatan hibrid, yang boleh menggantikan sambungan menonjol dengan pad kuprum yang dicantum rapat. Vardaman menerangkan manfaat elektrik pendekatan itu:

Daripada menggunakan bonggol, kita boleh membuat sambungan pad ke pad yang hampir tidak mempunyai jarak langsung, sekali gus memberikan prestasi kuasa yang lebih baik,

Matlamatnya adalah untuk memuatkan lebih banyak sambungan dalam ruang kecil sambil memendekkan jarak yang perlu dilalui isyarat. Ini menawarkan satu lagi cara untuk memperbaik pergerakan data tanpa bergantung sepenuhnya pada proses transistor baharu.

Intel, rakan pemasangan dan pembekal peralatan turut memainkan peranan

Intel menawarkan pendekatan integrasi berbeza yang dipanggil Embedded Multi-die Interconnect Bridge, atau EMIB. Daripada menggunakan interposer penuh untuk sambungan seperti yang diterangkan dalam CoWoS, teknologi itu meletakkan jambatan silikon kecil di lokasi komponen perlu berkomunikasi. Ketua perkhidmatan foundri Intel, Mark Gardner, berkata pendekatan ini memberikan kelebihan kos.

Pelanggan pembungkusan Intel termasuk Amazon dan Cisco, dan Gardner berkata syarikat itu telah menyediakan perkhidmatan kepada pelanggan pembungkusan sejak 2022. Laporan turut menyatakan rancangan Intel untuk membungkus cip tersuai bagi SpaceX, xAI dan Tesla di Texas Terafab yang dicadangkan Elon Musk. Rancangan itu perlu dibezakan daripada kapasiti pengeluaran yang sedang beroperasi atau penghantaran yang telah disiapkan.

Sementara itu, TSMC sedang mengembangkan kerja pembungkusan dalaman dan pada masa sama bergantung pada syarikat pemasangan dan ujian semikonduktor luar, yang dikenali sebagai OSAT. Wei mengesahkan bahawa kapasiti yang terhad memerlukan kerjasama dengan rakan kongsi ini. Beberapa peringkat pembungkusan dilaporkan diserahkan kepada ASE dan Amkor, dan ASE menjangkakan jualan pembungkusan termajunya meningkat dua kali ganda pada 2026.

Pembekal peralatan turut terkesan oleh kitaran pelaburan yang sama. Ketua pegawai eksekutif Applied Materials, Gary Dickerson, berkata dalam kenyataan pada Ogos bahawa hasil pembungkusan dijangka meningkat lebih 70% pada tahun itu. Laporan tersebut tidak menyatakan tahun kalendar yang dimaksudkan, maka angka itu tidak sepatutnya dikemukakan sebagai unjuran 2026 yang disahkan.

Perkembangan ini menunjukkan bahawa peningkatan kerja dalaman TSMC tidak semestinya menyingkirkan syarikat pemasangan khusus. Apabila permintaan melebihi kapasiti, foundri, rakan kongsi dan pembekal peralatan semuanya boleh mendapat manfaat perniagaan daripada pengembangan yang sama.

Tarikh pengeluaran seterusnya yang penting

Keputusan kewangan rasmi TSMC memberikan konteks kepada usaha pelaburan ini. Hasil mencecah AS$122.42 bilion pada 2025, meningkat 35.9% dalam nilai dolar AS. Proses termaju 7 nanometer dan ke bawah menyumbang 74% daripada hasil wafer, berbanding 69% pada 2024, iaitu peningkatan lima mata peratusan. Ini ialah angka syarikat dan perniagaan wafer, bukan ukuran berasingan bagi hasil pembungkusan.

Laporan tahunan menyatakan teknologi 2 nanometer memasuki pengeluaran volum tinggi pada suku keempat 2025. TSMC menjangkakan pengeluaran N2P dan A16 pada separuh kedua 2026, mengesahkan pembangunan transistor diteruskan seiring peluasan pembungkusan. Jadual yang diumumkan kini merangkumi:

• 16 April 2026: TSMC mengesahkan kapasiti pembungkusan termaju masih terhad dan perbelanjaan modal menghampiri had atas julat AS$52 bilion hingga AS$56 bilion.
• 14 Mei 2026: Eksekutif mengumumkan pengeluaran besar-besaran CoWoS bersaiz 5.5 retikel pada 2026 serta menggariskan platform lebih besar pada masa hadapan.
• Separuh kedua 2026: Pengeluaran volum N2P dan A16 dijadualkan.
• 2027: Pengeluaran 3 nanometer baharu dijadualkan di Tainan pada separuh pertama dan Arizona pada separuh kedua.
• 2028: Kilang kedua di Jepun dan platform CoWoS 14 retikel yang menyokong 20 komponen HBM dijadualkan untuk pengeluaran.
• 2029: Versi CoWoS yang menyokong 24 komponen HBM dirancang.

Tarikh siap kemudahan pembungkusan TSMC di Arizona dan tarikh pengeluaran komersial CoPoS yang pasti masih belum diumumkan. Sasaran CoWoS yang lebih besar juga tidak menentukan pelanggan yang akan menerima kapasiti atau jumlah yang tersedia. Cabaran TSMC adalah untuk mengubah pengembangan pesat menjadi pengeluaran mencukupi pada setiap peringkat yang diperlukan, sambil memastikan pemasangan yang semakin besar kekal andal.

Perkara Utama

• TSMC berkata kapasiti pembungkusan termaju masih terhad walaupun pengembangan berlangsung pesat.
• Platform CoWoS bersaiz 5.5 retikel dijadualkan untuk pengeluaran besar-besaran pada 2026, dengan hasil pengeluaran yang dilaporkan melebihi 98%.
• Platform CoWoS lebih besar menyasarkan sokongan untuk 20 komponen HBM pada 2028 dan 24 pada 2029.
• Pengeluaran wafer di Arizona masih bergantung pada pembungkusan di Taiwan; tarikh siap dua kemudahan pembungkusan AS yang dirancang belum diumumkan.
• Nvidia bergantung pada CoWoS, manakala MI300 AMD menggabungkan integrasi menegak SoIC dengan CoWoS.
• Perbelanjaan modal TSMC pada 2026 dijangka menghampiri had atas julat AS$52 bilion hingga AS$56 bilion yang meliputi pelbagai pelaburan pembuatan.
• Intel, ASE, Amkor dan pembekal peralatan memainkan peranan yang semakin besar apabila pembungkusan menjadi kekangan kepada bekalan perkakasan AI.